一、集成电路与IP芯核（论文文献综述）
赵月[1]（2020）在《3D SoC测试时间优化方法研究》文中研究说明随着集成电路技术和工艺的迅猛发展,三维集成电路通过垂直集成硅通孔极大地提升了集成的晶体管数量,势必将成为继摩尔定律之后一项引领行业的重要技术。与2D SoC相比,3D SoC具有多个明显的优势,包括更高的集成度、更小的芯片尺寸、更高的测试带宽和更低的测试功耗。在3D SoC性能提高的同时其测试环节也将面临着更大的挑战,包括可观察性和可控制性降低,测试成本上升。优化3D SoC最核心问题就是控制测试成本,减少测试时间是节约测试成本最直接的手段。提出了基于博弈论的3D SoC测试优化方法,来寻找测试时间与测试带宽最优的解决方案。在TSV数和测试引脚数约束下,测试时间和测试带宽相互作用,相互影响,经过博弈找到二者之间的纳什均衡解。设置均衡刺激因子在二者当前的均衡决策中随机刺激产生新的决策组合后再继续进行博弈,不断的重复顺序寻优,最终找到全局的帕累托最优解,得到最小的测试时间。实验在五类不同的基准电路上进行,结果表明在测试时间上,本文采用的博弈论方法要优于对比的算法,并且本文的方法得到了最优的TAM结构设计。提出了一种均衡分配IP核及其外壳周围元件的3D SoC测试时间优化方法。合理分配元件,使其各条扫描链的长度基本一致,达到均衡,以此获取最小的测试时间。单个IP核的测试时间取决于IP核内最长的测试外壳扫描链长度,同等情况下,扫描链的长度越短,IP测试时间越少。通过降低单个IP核的测试时间来实现降低3D SoC总的测试时间,对IP核内的扫描链做平衡化处理是极为有效的方法之一。五类不同的基准电路上,结果表明在测试时间上,本文提出的算法要优于贪心算法。
吴岛[2]（2020）在《IEEE1687标准在图像处理IP上的应用与优化》文中进行了进一步梳理随着社会对更小更纤薄电子产品的追求及半导体工艺技术的发展,当代So C芯片也在朝着尺寸更小、功能更多的方向发展,IC设计公司为降低芯片成本、缩短开发时间,IP核复用技术被大规模应用在So C上,然而由于这些IP核往往来自于不同的供应商,有着不同的测试需求,访问和测试这些IP变得十分困难,原本的测试协议（IEEE1149.1标准）逐渐无法完全满足现代测试需求,IEEE1687标准从被定义开始就是为了解决IP中嵌入式器件的访问测试难题,该标准开发了一种通过IEEE 1149.1标准下的测试访问端口（TAP）访问嵌入式仪器的方法,从而无需定义嵌入式仪器本身,解决了嵌入式仪器芯核的访问测试问题。针对目前在测试过程中对嵌入式仪器测试访问比较困难这一问题,本文以IEEE1687标准为基础,结合可测试性理论,对一款具有5.6万触发器的图像处理IP进行了可测试性设计与实现,并通过仿真验证证明了IJTAG网络（IEEE1687标准）对嵌入式器件进行访问测试的可行性和有效性。本文围绕图像处理IP主要从以下几个方面进行了研究:（1）分析IEEE1149.1标准、IEEE1500标准及IEEE1687标准的基本工作原理,对比这三种标准间的区别和联系。分析IEEE1687标准带来的新变化及其对可测试性设计的影响。（2）根据图像处理模块的基本信息和测试要求,从整体上进行可测试性设计分析,确立测试方案并实现测试电路的插入。（3）分析图像处理模块中插入的SIB结构与工作原理,着重分析IJTAG网络的配置方法及在不同测试模式下IJTAG网络的配置过程。（4）分析影响测试时间和测试覆盖率的因素,通过修改测试结构或工具配置等多种优化手段,提升测试覆盖率、降低测试时间,并对ATPG工具生成的测试向量进行仿真验证。实验结果表明,在IEEE1687标准设计架构下能够通过IJTAG网络来配置IP中的数据寄存器等测试资源,实现扫描路径的选择和灵活切换,完成了在不同测试需求下的测试配置,验证了测试电路功能的正确性及方案的可行性,同时本设计实现了99.92%的固定故障（Stuck-at Fault）测试覆盖率和99.42%的转换故障（Transition Fault）测试覆盖率,满足了既定的测试要求,对工业界的同类测试设计也有一定的参考意义。
叶羿阳[3]（2019）在《基于软件无线电的L频段收发前端设计》文中研究表明软件无线电,也被称作软件定义的无线电。软件无线电技术是一种既能兼容多种制式的无线通信设备,也能够满足未来个性化通信需求的无线通信体系结构及技术。软件无线电技术通过一种模块化的硬件平台,提出了一种崭新的设计、制造和使用无线通信系统与设备的思想。它不必受限于硬件,把系统业务从完全依赖硬件的传统无线电技术中解放出来,从而使得设计具备可编程,易修改和低成本的优势,这将把无线通信技术提升到一个新的高度。AD9361是一款无线收发芯片,具备高集成度,高性能的特点。AD9361内部集成了无线收发系统的大多数部分,包括ADC/DAC,LNA,锁相环,滤波器等部分,可以实现70MHz至6GHz内的无线收发需求。AD9361具有可编程性的特点,同时通信频段宽、系统集成度高的优点,是一种用于无线通信的优秀芯片选择。本文主要介绍了无线收发系统概述,同时介绍了AD9361的构成及工作原理,设计了一个基于软件无线电的L频段收发前端,实现了相关电路,包括AD9361的数字接口、输入输出接口、时钟接口、控制接口和供电等模块。本文的BBP芯片使用的是ZYNQ-7000系列的XC7Z045-2FFG900E芯片,设计了包括DDR3模块,HDMI模块,SD卡模块和配置模块在内的相关功能电路,同时实现了几个中频接口以便于和系统中的中频板实现通信。最终,板子通过一系列DC-DC和LDO构成的电源模块进行统一供电,本文介绍了这些电源模块的设计思路。本文给出了电路的原理图,分析了PCB布板时的信号完整性和电源完整性等问题,根据FPGA的bank分配位置进行了IO口分配,最终给出电路板图。该电路板集成了AD9361的相关功能,同时还集成了ZYNQ-7000系列FPGA开发板的相关功能,可以实现L频段的无线收发前端功能。
黄卫红[4]（2020）在《IP核设计版权保护的数字水印方法与实时检测技术研究》文中研究表明数字IC集成电路,尤其是FPGA硬件电路的版权保护技术是半导体技术发展的重要核心问题之一。目前尽管部分核心技术产品已得到了众多半导体公司及研究机构的广泛应用,但是IC芯片硬件安全技术在给设计者带来安全保障的同时,也带来了许多潜在的安全隐患。因此,如何研究解决IC芯片电子产品中FPGA硬件电路版权的安全保护与实时认证问题,已成为了当前FPGA硬件安全电路设计领域急需解决的问题之一。本文利用信息隐藏、密码学以及数字取证等技术研究了几种能够进行IC芯片电路版权保护的算法,并在IC电路设计的基础上重点研究了几种适用于FPGA硬件电路版权保护的数字水印技术,这些技术的主要研究内容如下:1)针对现有的FPGA芯核电路水印技术在安全性与鲁棒性方面的不足问题,本文提出了一种采用二维混沌映射的鲁棒IC电路水印算法。设计了一种二维混沌映射的安全模型,并对芯核中物理资源位置上的聚集程度进行了定义,当版权信息进行嵌入时,首先需要预先计算嵌入后已用电路资源的聚集程度参数值,然后根据电路资源聚集程度的差异性来选择合适的电路资源区域。在二维混沌映射模型中安全阀值参数的控制下,算法可以在产生一组具有超混沌效应的二维混沌序列,其中一维序列用于控制水印的位置,其二维序列则控制每个位置嵌入水印的比特位数。这种二维混沌映射的安全模型,不仅能够进一步提高水印信息的隐蔽性,而且还能提高水印算法的抗攻击能力;实验结果证明:该方案具有较好的安全性和鲁棒性。2)为了解决芯核版权水印嵌入开销过高和资源利用率较低的问题,本文提出一种动态压缩编码的IP版权保护方案。该方案根据在FPGA空闲电路的周边进行水印信息的动态压缩编码预处理,然后对周边的电路空闲资源进行资源优化计算;在得到IP水印的最优动态压缩编码模型的同时,建立n个子密钥和压缩水印信息S的重构关系,将水印的n个子密钥交叉动态压缩插入到各自水印信息Sn中,并取（7）t,n（8）门限秘密共享方案中t作为重构因子;最终,只需激活解码函数便可进行芯核水印的提取与检测工作。实验结果表明:该方法在扩充水印信息容量的同时,也在很大程度上降低了水印化开销以及提高了水印算法的稳健性。3)为了提高物联网环境中IP版权的保护的实时性较低的问题。提出了一种采用深度学习SVM技术的虚拟芯核水印快速检测算法。该算法首先结合可映射函数技术和深度学习SVM技术,对IP版权信息进行了预处理;然后根据神经网络中ANN算法对卷积神经网络的芯核电路距离特征向量进行训练,将训练后的特征向量生成水印的虚拟位置矩阵;当水印版权信息需要验证时,可利用深度学习模型可以快速求解虚拟位置矩阵的范围值,根据每个LUT区域与周围区域的虚拟位置特征值,以及有监督方式下计算出相应的位置特征映射关系,便可快速检测到芯核电路中真实版权信息的内容;通过实验结果表明:该检测算法不仅可以提高水印检测的速度,而且还具有较好的安全性和实时性。4)现有的FPGA芯核水印技术在检测时容易破坏电路结构并带来有损安全性等问题,提出了一种二次型矩阵变换模型的可逆IP水印算法.该算法首先根据二次型矩阵变换构造了一个可逆映射函数,通过这个函数将原始水印信息映射成一组可逆映射因子,然后把这组可逆映射因子拼接重组成可逆芯核水印信息序列加入芯核水印中;其次,通过遍历搜索算法从冗余的LUT资源中得到水印嵌入位置的坐标序列,在相应位置嵌入可逆芯核水印信息,同时,通过对水印嵌入位置信息的二次型矩阵变换来提高水印嵌入的隐蔽性;最后,通过实验测试结果分析表明:该算法可在水印受到不同程度的破坏后仍能有效地还原出原始水印信息,同时,该方法也具有较高的安全性高、较好的隐蔽性和鲁棒性等优点。
刘紫璇[5]（2019）在《兼容DDR3和DDR4存储器标准的接口电路设计》文中进行了进一步梳理近年来随着集成电路产业不断发展壮大,电子设备更新迭代速度激增,存储器技术的发展也是突飞猛进。在Intel Celeron系列和AMD K6处理器以及相关的主板芯片组被推出后,扩展数据输出内存（Extended Data Out Dynamic Random Access Memory,EDO DRAM）性能无法与处理器匹配,处理器需要更高标准的内存来满足其需求,由此存储器技术进入同步动态随机存取内存（Synchronous Dynamic Random Access Memory,SDRAM）阶段。随着存储器技术水平的不断提高,对其内存接口的要求也越来越高,需要设计出与其功能匹配、性能更优的双倍速率（Double Data Rate,DDR）内存接口电路。本文设计了一款兼容DDR3和DDR4存储器标准的接口电路。首先概括了存储器以及存储器接口的发展史,阐述了国内外对于接口电路的研究现状;其次介绍了接口电路基本理论,对文中用到的DDR3接口标准,短截线串联端接逻辑（Stub Series Termination Logic,SSTL）和DDR4接口标准,“伪开漏”（Pseudo Open Drain,POD）进行了详细研究和异同比较,对片上终端电阻（On Die Termination,ODT）匹配技术和片外驱动（Off Chip Driver,OCD）阻抗匹配技术的意义和原理进行了介绍;论文重点设计了ZQ校准模块、输入I/O模块和输出I/O模块,并对各个模块进行了仿真验证。论文的创新工作主要体现在:1)针对常见接口电路中ZQ校准只适用于单一标准的不足,设计出一款可兼容DDR3和DDR4两种存储器标准的ZQ校准电路,通过编码控制使用不同数量的驱动单元与外部电阻进行校准,实现片内终端阻抗/输出阻抗与预期值的差值保持在±4%;2)针对DDR4电压标准下调以及传输速率提高以后,以往的输入接收器不能接收高速数据的问题,通过采用一组差分对结构以及仅在输入端使用厚栅型晶体管,而在其余位置使用薄栅型晶体管的方法,设计了一款新型的DDR4输入接收器电路,该电路最高工作频率可达到1333MHz,输出信号可保持良好的占空比;3)针对传统的电平转换电路只能在特定电压下进行转换,并且传输信号速度慢的缺点,设计了一款新型的电平转换器,可兼容DDR3和DDR4两种存储器电压标准,通过参考传统电平转换电路,加入快速响应模块和占空比调节模块,使电路在DDR3模式下最高工作频率可达到1066MHz,在DDR4模式下最高工作频率可达到1333MHz,在两种模式下对于不同的I/O电源电压,输出信号占空比都能保持在50%±1%。所设计的接口电路采用UMC 28nm工艺,电压范围在1.0V1.5V,工作温度在-40℃125℃。通过Spectre软件的仿真验证,结果表明,该接口电路能够完成DDR3和DDR4存储器与CPU间的通信,作为输入I/O时,电路在DDR3模式下,可接收来自片外信号的最高频率为1066MHz;在DDR4模式下,可接收来自片外信号的最高频率为1333MHz。作为输出I/O时,电路在DDR3模式下,可向片外传输信号的最高频率为1066MHz;在DDR4模式下,可向片外传输信号的最高频率为1333MHz。
龙静[6]（2018）在《面向集成电路IP的版权保护与认证技术研究》文中指出随着半导体技术的快速发展,集成电路制造工艺已达到了纳米级的水平。单个集成电路芯片可以实现更加复杂的系统功能模块,即片上系统（System on Chip,SoC）。可编程逻辑门阵列（Field Programmable Gate Array,FPGA）成为片上系统设计的主流技术之一。在SoC设计中,知识产权核（Intellectual Property,IP）复用技术是降低集成电路设计成本与缩短生产周期的关键环节。但是,由此带来的版权保护与安全认证问题成为各大半导体厂商共同关注的热点。本文主要研究FPGA芯核水印版权保护与安全认证技术,解决现有算法在资源开销、鲁棒性以及安全性等方面的不足。主要研究成果如下:（1）提出一种基于动态编码压缩模型的芯核水印方法。利用FPGA固有的物理查找表（Lookup Table,LUT）结构特征来实现水印化,IP版权用户需要事先嵌入充分的版权信息来证明电路版权的归属。然而,水印嵌入量的增加却会引起电路硬件资源开销的明显增长。如何保证水印强度和水印嵌入量之间的折衷,使得水印能够足以证明版权归属而不产生明显的性能降质是一个非常关键的问题。为解决此问题,本文首先利用二进制动态编码与转换方法对芯核所有者的原始版权信息进行有序分存。将分存后的水印信息划分为两部分,即实际嵌入的水印数据与位置标识的信息。仅有实际嵌入的水印数据会产生实际的硬件资源开销。实际嵌入的水印量得到压缩,有效减少了水印信息产生的额外硬件资源开销过高的问题,而且释放出更多的空间来提高水印的纠错能力。在认证时,只需依据水印密钥便可提取出所有子水印信息。该方法根据片段信息的大小属性进行快速水印重组和还原,无需根据位置序列进行排序重组的操作。实验表明,该方法的鲁棒性有较好的提升,且产生的硬件开销仅为对比方法开销的1/3。（2）提出一种基于多层次差错控制编码模型的芯核水印方法。由于基于FPGA的水印方法容易遭受篡改和移除攻击的影响,这将严重导致受损的水印无法实现版权认证。本文提出利用秘密共享思想与RS纠错编码技术来实现受损水印的容错与可靠版权认证。首先,将芯核所有者的版权信息进行可恢复分存,得到的多个水印信息块进一步利用RS编码技术来保证其可靠性。水印信息的嵌入将利用逻辑配置的方式嵌入到FPGA器件的已用Slice资源中的未用查找表。在认证时,所有者仅需提取部分水印信息块就可以实现完整版权信息的恢复。实验表明,与目前纠错方法相比,本文的方法在水印受损严重时能够精确恢复受损的水印版权信息。当水印破坏率为10%左右时,水印恢复率为66.7%,且恢复的信息误码率为0。即使60%的水印信息受损,仍然可能恢复出准确的版权信息。（3）提出一种基于混淆编码技术的零知识水印盲检测方法。基于FPGA水印认证方法主要是利用芯核版权所有者的水印私钥从特定位置提取水印后进行匹配和认证。一旦水印私钥在认证中被泄露,水印的安全性将遭受严重威胁。同时,现有零知识认证协议通常还需要多轮交互通信,复杂度较高,不便于实时高效的水印版权认证。本文方法中证明者和验证者分别为芯核所有者和芯核购买者。双方共同协定生成公共输入串信息。证明者根据公共输入比特确定需要响应验证者的问题。在非交互零知识证明后,证明者将响应数据包发送给验证者。最终,验证者根据不同公开的输入序列所产生的响应结果来进行版权验证。零知识水印盲检测方法在认证时不会泄露水印涉及的敏感信息且不需要验证双方进行多次交互。实验表明,该算法位置混淆均匀度较两个对比方法分别提高35.2%和25.9%,且编码混淆性能分别提高16.1%与13.5%。（4）提出了一种基于PUF技术的芯核版权匿名认证方案。该方案采用双PUF结构的应用原理,实现对硬件FPGA与软件IP的版权认证。在对硬件设备进行认证时,验证双方共同产生激励信息来防止攻击者进行重放攻击和建模攻击。双PUF结构的使用,使得FPGA提供商不需要预先存储PUF所有的激励响应对,占用系统资源少,安全性和适用性更高。在IP电路进行交易之前,IP提供商将版权信息及购买者的匿名身份嵌入到IP核,以实现被动的IP的版权保护与盗版追踪。匿名性使得购买者的权益得到保证,同时在可信设备提供商的参与下可以实现盗版行为的追踪溯源。实验证明,该方案的资源开销较两种对比方法分别减少31.61%和61.96%,且PUF稳定性达99.54%。综上所述,本文结合信息隐藏、密码学以及嵌入式理论等学科相关的理论知识,解决现有芯核保护研究中存在的鲁棒性、性能开销以及安全性等三个方面的问题。本文的研究不仅为半导体芯片硬件电路的保护与认证提供了新的理论方法和关键应用技术,而且还为半导体集成电路产业联盟的健康发展奠定了坚实的应用基础。
黄寅[7]（2018）在《基于IC电路版权保护的身份认证技术研究》文中认为现有的数字IC电路对知识产权的保护方法主要通过添加水印的方式,而这些添加水印的方法中往往比较注重对集成电路中的电路版权信息进行加密与防护。而在实际的IC电路模块的复用技术中,如果某个IP电路检测者或验证者在传输过程中故意泄露了该IC系统的密钥信息时,那么非法攻击者便会很容易根据密钥信息猜测出这个IC电路的密钥信息,并通过各种共谋攻击手段来篡改各种IC电路的版权信息以达到破坏相关版权信息的目的,这些问题的出现将给IC系统的版权信息的保护带来巨大的安全挑战。因此,研究和寻找一种高效的IC硬件电路认证方法将是一项非常有意义的工作,本文的主要工作如下:（1）提出一种基于ECC加密模型的IC电路版权保护算法。该方法首先提出了一种基于ECC非对称加密的安全认证模型,然后,在ECC加密协议设计的基础上,通过将电路中嵌入位置抽象为图论中线网图的信息,并通过对节点线网图中的线网拓扑结构排序顺序来对相关的IP版权电路属性信息进行认证,整个方案不仅认证开销较低,而且还具有较好的抵抗各种非法攻击的能力。（2）提出一种基于Hausdorff距离模型的IC芯核电路认证算法。该算法首先通过分析FPGA芯核的LUT内部结构,并将LUT资源点抽象为单元格节点;然后选择深度优先搜索方法在离FPGA中原始设计节点资源较近的空闲位置来设置探测点;然后利用Hausdorff距离约束函数模型来建立IC电路位置的信息约束集合;最后,我们通过采用移除攻击等常用的非法攻击方法对IC电路信息在电路认证过程进行了一些安全实验测试,结果表明:本文在Hausdorff距离的最优约束模型下所选择的IP电路位置信息更具有隐蔽性,本文的基于Hausdorff距离模型的IP电路认证方案具有较低的计算复杂度以及较快的IP电路认证速度,其在IP电路认证的资源开销和时序延迟方面也均具有较好的优越性。
魏可望[8]（2018）在《基于IEEE标准的SOC测试调度控制网络的研究与实现》文中研究指明随着SOC集成度不断增加以及工艺特征尺寸持续减小,使用可测试性设计针对芯片故障而产生的测试向量数量变的越加庞大,从而造成芯片故障测试成本不断增加。预计芯片的故障测试成本于2020年将超过其制造成本,因此在不降低故障测试覆盖率的前提下,降低芯片的故障测试时间,从而降低其总的成本势在必行。针对这一难题可使用两种方法解决:一是高效的数据测试调度控制网路;二是更加先进的测试方法学。本文将根据Tessent工具关于DFT设计开发流程的特点,采用自顶向下的设计方法,设计出一种基于IEEE标准满足各种电路故障测试需求的SOC测试调度控制网络,用以减小芯片故障测试时间,从而降低故障测试成本。该SOC测试调度控制网络是针对于以下测试策略而设计:数字电路测试采用全扫描测试技术;存储器测试采用MBSIT测试技术;芯片边界测试采用BSCAN测试技术;模拟电路测试采用功能向量测试。设计的主体采用IEEE 1149.7标准的分布式多TAPC扫描拓扑结构,辅以IEEE1687标准的SIB控制网络结构用来访问嵌入式仪器和异质结IP核以及IEEE 1500标准用以针对存储器IP核测试访问。基于这三个IEEE标准的SOC测试调度控制网络通过JTAG的5个引脚就可实现对各类测试数据的调度。具有占用PAD资源少,结构简单,易于操作,易于继承,可扩展性强等优点。本文围绕SOC测试调度控制网络主要做了以下几个方面的工作:1)介绍三个IEEE标准的工作原理。按照层级关系详细对IEEE 1149.7的6个功能层级的主要功能进行介绍;详细介绍了IEEE 1687和IEEE 1500标准的结构以及主要功能模块的工作原理。2)根据对三个IEEE标准的各自功能特点,测试策略和项目开发对该网络的要求进行综合分析,得出SOC测试调度控制网络架构并进行模块划分,形成CLTAPC,DFX,HOST,SIB,LVTAP,WTAP以及TAP控制网络,共7个典型模块。3)对SOC测试调度控制网络架构的7个模块进行详细的设计,包括模块接口的定义,功能描述,指令和数据寄存器定义等。4)根据整个测试调度控制网络的功能特征,分析抽取了7类测试点。采用C语言编写确定性测试方法搭建的系统级测试用例。使用VCS工具对测试用例进行仿真验证,并对波形的执行过程进行详细分析。仿真结果表明所设计的基于IEEE标准的SOC测试调度控制网络能够正确的对各类测试数据进行调度,达到预期效果。
盛勇[9]（2017）在《面向芯核电路版权保护的水印方法与盲检测技术研究》文中研究表明近年来,随着移动智能终端和物联网技术的兴起,集成电路领域得到了飞速发展。其中,现场可编程逻辑门阵列（FPGA）和专用集成电路（ASIC）获得了众多企业的认可。为了降低IC设计成本和风险,缩短设计周期,芯核复用技术被广泛应用。但是,复用芯核在给芯核设计带来便利的同时,也带来了新的问题。芯核在进入市场流通后,很可能面临被其他生产厂家非法盗用,进行二次开发。这种行为的出现会破坏企业之间公平竞争的原则,给企业造成不可估量的经济损失。近年来,如何有效的对复用芯核的知识产权进行保护,引起了国内外许多研究学者和研究机构的重视。目前,许多研究学者提出了一系列的解决方案。其中,将多媒体数字水印的思想应用到芯核版权保护当中的研究方法,成为了该领域的研究热点。研究人员在芯核水印领域所做的工作,主要是集中在如何降低水印的资源开销、提高水印的隐蔽性以及便于水印跟踪等方面。本文所做的工作主要是在提高芯核水印鲁棒性和提高芯核水印盲检测的实时性两方面展开的工作:（1）针对现有芯核水印技术在水印受到攻击破坏后,无法进行有效鉴权的问题,本文提出了一种高聚合度的互映射芯核水印算法。该算法采取数据冗余的方式,通过在水印之间建立互映射关系,允许攻击者在一定程度上对水印进行破坏。当水印信息受到部分破坏后,可以利用互映射关系进行自恢复,从而提高芯核水印的鲁棒性。（2）针对现有的基于零知识协议的芯核水印盲检测方案存在实时检测性能较低的问题,本文提出了一种基于模糊位置的芯核水印快速盲检测算法。该算法通过引入模糊位置的操作,打破位置置乱算法的可逆性,从而降低水印盲检测当中的质询轮数,有效提高了芯核水印盲检测的效率。实验结果表明,高聚合度的互映射芯核水印算法对去除攻击具有较强的抵抗能力。并且,通过与其他芯核算法的比较,该方法在水印隐蔽性和资源开销上更具有优势。通过与现有的芯核水印盲检测算法进行实验对比,基于模糊位置的芯核水印快速盲检测算法大大降低了质询过程当中产生的计算量,具有更好的检测实时性。
朱侠[10]（2017）在《“绑定中测试”影响下的3D芯片扫描链优化设计》文中指出随着工艺技术水平的不断提升,单个芯片上集成的器件单元数量急剧增加,芯片面积不断增大。单元间连线的增长既影响工作速度又占用大量面积,严重影响集成电路集成度和速度的进一步提高。于是,三维（Three Dimensional,3D）集成技术应运而生。三维集成电路通过硅通孔实现垂直方向上的互连,能够有效地减少芯片面积、提高封装密度、改善芯片的工作速度、降低芯片功耗和延时。但随着芯片复杂度的增加,制造成本、测试问题、故障概率、热量引起的可靠性等一系列问题变得异常突出。在这众多问题中,如何缩短3D芯片的测试时间以降低成本,重要性日益凸显,已经成为了研究的热点。本文主要的目的是通过对3D芯片扫描链的优化设计来降低测试时间。主要贡献和创新点如下:1.对故障覆盖率影响下的单次“绑定中测试”并行测试技术进行研究。为减少3D芯片“绑定中测试”的测试时间,降低测试成本,本文以裸片叠裸片（Die-to-Die）的堆叠方式为例,以“绑定中测试”阶段的3D半成品芯片为被测对象。在TAM宽度的限制下,考虑各个芯核故障覆盖率的不同要求,研究故障覆盖率对多扫描链均衡设计的影响,进而提出了基于贪心策略的“绑定中测试”并行测试区间优化算法,综合考虑故障覆盖率和扫描链长度这两个因素,缩短单次“绑定中测试”的测试时间,降低测试成本。在ITC′02 So C基准电路上的实验结果表明,本章方法比只单纯考虑均衡扫描链长度的方法最高降低了29.76%的测试时间。2.提出了基于芯核分层布图的3D芯片扫描链协同优化设计。利用基于芯核分层布图的改进模拟退火算法实现对3D芯片中芯核的布图设计,使得每一层电路中的芯核密度尽可能的均匀。在对3D芯片中的芯核进行合理化布图设计的基础上,利用扫描链分配算法实现“绑定中测试”复用“绑定前测试”扫描链的方式,协同优化3D芯片的总测试时间,降低电路的硬件开销。在ITC′02 So C基准电路上的实验结果表明,本章方法在TSV数量的约束下,测试时间和电路的硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。
二、集成电路与IP芯核（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、集成电路与IP芯核（论文提纲范文）
（1）3D SoC测试时间优化方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景、目的和意义 |
| 1.2 3DSoC基本概述 |
| 1.2.1 3DSoC的产生 |
| 1.2.2 3DSoC的集成 |
| 1.2.3 3DSoC测试面临的挑战 |
| 1.3 国内外研究现状 |
| 1.4 课题来源及主要研究内容 |
| 第二章 3DSoC测试简介 |
| 2.1 3DSoC测试流程 |
| 2.2 晶片测试 |
| 2.2.1 绑定前的测试 |
| 2.2.2 绑定中的测试 |
| 2.2.3 绑定后的测试 |
| 2.3 TSV测试 |
| 2.4 3DSoC可测性设计 |
| 2.5 3DSoC测试结构 |
| 2.5.1 TAM结构及设计 |
| 2.5.2 测试外壳结构 |
| 2.6 本章小结 |
| 第三章 基于博弈论的3DSoC测试优化方法 |
| 3.1 引言 |
| 3.2 问题描述 |
| 3.2.1 3DSoC测试结构优化 |
| 3.2.2 3DSoC测试时间优化 |
| 3.2.3 3D So C中 TAM设计优化 |
| 3.3 算法的理论基础 |
| 3.3.1 博弈论 |
| 3.3.2 帕累托最优 |
| 3.4 3DSoC测试优化的博弈模型 |
| 3.5 实验结果分析 |
| 3.6 本章小结 |
| 第四章 基于扫描链平衡设计的3DSoC测试优化方法 |
| 4.1 引言 |
| 4.2 问题描述 |
| 4.3 3DSoC测试优化策略 |
| 4.4 实验结果分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读硕士学位期间所发表的学术论文 |
| 致谢 |
（2）IEEE1687标准在图像处理IP上的应用与优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容与章节安排 |
| 第二章 IEEE1687标准及应用分析 |
| 2.1 IEEE1687标准 |
| 2.1.1 基本的IJTAG片上架构 |
| 2.1.2 IJTAG描述语言 |
| 2.1.3 IJTAG可移植性分析 |
| 2.1.4 IJTAG网络的重配置 |
| 2.2 IEEE1149.1标准 |
| 2.3 IEEE1500标准 |
| 2.4 三种标准比较 |
| 2.5 本章小结 |
| 第三章 图像处理模块的测试方案及流程 |
| 3.1 图像处理模块简介 |
| 3.1.1 图像处理模块的功能架构简介 |
| 3.1.2 图像处理模块的代码质量检查及综合 |
| 3.2 DFT设计规划 |
| 3.2.1 DFT设计整体方案架构 |
| 3.2.2 MBIST测试架构及实现流程 |
| 3.2.3 扫描链测试架构及实现流程 |
| 3.3 本章小结 |
| 第四章 IJTAG网络的设计实现与分析 |
| 4.1 SIB结构与工作原理 |
| 4.1.1 SIB结构分析 |
| 4.1.2 SIB工作原理 |
| 4.2 MBIST及 Scan相关的IJTAG网络结构 |
| 4.2.1 MBIST IJTAG网络结构 |
| 4.2.2 Scan IJTAG网络结构 |
| 4.3 不同测试模式下IJTAG网络的配置过程及对比 |
| 4.3.1 存储器内建自测试 |
| 4.3.2 扫描压缩模式测试 |
| 4.3.3 低功耗移位模式测试 |
| 4.4 本章小结 |
| 第五章 DFT设计优化 |
| 5.1 ATPG设计介绍 |
| 5.2 测试时间优化 |
| 5.2.1 配置扫描链长度 |
| 5.2.2 硬件默认模式 |
| 5.2.3 优化TDR的物理位置 |
| 5.3 ATPG测试故障覆盖率的优化 |
| 5.3.1 插入测试点 |
| 5.3.2 提升abort_limit |
| 5.3.3 其余覆盖率提升手段 |
| 5.4 测试向量仿真 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（3）基于软件无线电的L频段收发前端设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国内研究现状 |
| 1.2.2 国外研究现状 |
| 1.3 本文的主要研究内容 |
| 第二章 收发系统结构分析及方案设计 |
| 2.1 无线收发系统结构 |
| 2.1.1 无线收发系统架构 |
| 2.1.2 接收机常用方案 |
| 2.2 软件无线电 |
| 2.2.1 软件无线电定义 |
| 2.2.2 软件无线电系统结构形式 |
| 2.2.3 软件无线电关键技术 |
| 2.2.4 软件无线电硬件平台体系 |
| 2.3 主要芯片选型 |
| 2.3.1 SoC芯片 |
| 2.3.2 主要芯片选型 |
| 2.4 系统方案设计 |
| 2.4.1 收发前端总体方案 |
| 2.4.2 接收通道方案 |
| 2.4.3 发射器通道方案 |
| 2.4.4 频率合成器 |
| 2.5 小结 |
| 第三章 收发前端电路设计 |
| 3.1 典型电路原理图 |
| 3.2 收发前端电路原理图设计 |
| 3.2.1 数字接口原理图设计 |
| 3.2.2 输入输出接口原理图设计 |
| 3.2.3 时钟输入接口原理图设计 |
| 3.2.4 控制接口原理图 |
| 3.3 数字电路原理图设计 |
| 3.3.1 ZYNQ-7000 系列FPGA |
| 3.3.2 DDR3 电路原理图设计 |
| 3.3.3 SD卡原理图设计 |
| 3.3.4 配置电路原理图设计 |
| 3.3.5 GTP接口原理图设计 |
| 3.3.6 HDMI电路原理图设计 |
| 3.3.7 UART电路原理图设计 |
| 3.3.8 ETHERNET电路原理图设计 |
| 3.3.9 FPGA的引脚分配 |
| 3.4 电源电路原理图设计 |
| 3.4.1 数字板电源原理图设计 |
| 3.4.2 中频板电源原理图设计 |
| 3.5 收发系统电路设计 |
| 3.5.1 电路设计 |
| 3.5.2 电源完整性分析与设计 |
| 3.5.3 信号完整性分析与设计 |
| 3.6 小结 |
| 第四章 收发前端测试 |
| 4.1 IIO Oscilloscope简介 |
| 4.2 发射通道测试 |
| 4.2.1 FSK调制信号 |
| 4.2.2 QPSK调制信号 |
| 4.2.3 16-QAM调制信号 |
| 4.2.4 64-QAM调制信号 |
| 4.2.5 MSK调制信号 |
| 4.3 接收通道测试 |
| 4.3.1 接收通道第一次测试 |
| 4.3.2 接收通道第二次测试 |
| 4.4 收发前端通信功能测试 |
| 4.5 收发前端在毫米波通信系统中的应用 |
| 4.6 小结 |
| 第五章 总结与展望 |
| 5.1 本文总结 |
| 5.2 未来期望 |
| 致谢 |
| 参考文献 |
| 攻硕期间取得的研究成果 |
（4）IP核设计版权保护的数字水印方法与实时检测技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 研究目的与意义 |
| 1.3 本文主要工作 |
| 1.4 本文的主要创新工作 |
| 1.5 全文结构安排 |
| 第2章 相关芯核保护技术研究 |
| 2.1 数字芯核电路保护技术 |
| 2.1.1 芯核电路概述 |
| 2.1.2 数字芯核水印技术特点 |
| 2.2 芯核水印技术的分类 |
| 2.2.1 密钥的生成 |
| 2.2.2 芯核水印嵌入原理 |
| 2.2.3 芯核水印验证 |
| 2.2.4 芯核水印检测 |
| 2.3 FPGA验证平台 |
| 2.3.1 FPGA基本原理与结构 |
| 2.3.2 FPGA器件的应用特点 |
| 2.4 内容自恢复技术的介绍 |
| 2.4.1 Shamir门限控制方案 |
| 2.4.2 Asmuth-Bloom门限方案 |
| 2.5 本章小结 |
| 第3章 一种二维混沌映射模型的分散隐藏IP水印算法 |
| 3.1 芯核电路安全模型设计 |
| 3.1.1 安全模型相关定义 |
| 3.1.2 安全模型算法设计 |
| 3.1.3 安全性分析 |
| 3.2 二维混沌映射数学模型 |
| 3.2.1 二维混沌映射定义 |
| 3.2.2 二维混沌的分散隐藏芯核水印方案 |
| 3.3 芯核水印化过程 |
| 3.3.1 芯核水印的嵌入 |
| 3.3.2 可逆芯核水印的提取与验证 |
| 3.4 性能分析 |
| 3.5 本章小结 |
| 第4章 基于动态编码映射技术的IP版权保护方案 |
| 4.1 动态压缩编码 |
| 4.2 动态编码密钥分割 |
| 4.3 动态压缩编码IP水印算法设计 |
| 4.3.1 压缩编码 |
| 4.3.2 编码IP水印嵌入算法 |
| 4.3.3 IP核水印提取算法 |
| 4.3.4 可信IP核版权检测 |
| 4.4 性能分析 |
| 4.4.1 计算复杂性 |
| 4.4.2 安全性分析 |
| 4.4.3 可靠性分析 |
| 4.5 实验结果比较与分析 |
| 4.5.1 水印压缩比 |
| 4.5.2 额外开销 |
| 4.5.3 安全性分析 |
| 4.6 本章小结 |
| 第5章 一种采用SVM技术的IP虚拟水印快速检测算法 |
| 5.1 SVM特征检测模型 |
| 5.1.1 支持向量机(SVM)位置选取模型 |
| 5.1.2 特征检测模型 |
| 5.2 虚拟芯核水印算法 |
| 5.2.1 虚拟水印信息的生成 |
| 5.2.2 虚拟水印信息的嵌入 |
| 5.2.3 .虚拟水印的提取 |
| 5.2.4 虚拟映射水印的检测 |
| 5.3 算法性能分析 |
| 5.3.1 可靠性分析 |
| 5.3.2 资源开销分析 |
| 5.3.3 时间复杂度分析 |
| 5.4 实验结果与分析 |
| 5.4.1 位置聚集度测试 |
| 5.4.2 检测速度对比 |
| 5.4.3 安全性 |
| 5.4.4 开销性能比较 |
| 5.5 本章小结 |
| 第6章 一种二次型变换模型的可逆IP水印方法 |
| 6.1 二次型矩阵变换的数学模型 |
| 6.2 内容自恢复鲁棒芯核水印算法 |
| 6.3 水印的生成、嵌入与提取 |
| 6.3.1 水印生成算法 |
| 6.3.2 水印嵌入算法 |
| 6.3.3 可逆水印提取算法 |
| 6.3.4 可逆水印可恢复性 |
| 6.4 算法分析 |
| 6.4.1 可信度分析 |
| 6.4.2 透明性分析 |
| 6.4.3 性能开销分析 |
| 6.4.4 算法复杂度分析 |
| 6.5 实验结果与分析 |
| 6.5.1 水印检测稳定性分析 |
| 6.5.2 安全性分析 |
| 6.6 本章小结 |
| 第7章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 附录A 攻读学位期间所发表的学术论文 |
| 附录B 博士研究期间所参与的研究项目 |
| 致谢 |
（5）兼容DDR3和DDR4存储器标准的接口电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 引言 |
| 0.1 DDR SDRAM接口概述 |
| 0.2 DDR SDRAM接口国内外研究现状 |
| 0.3 论文组织结构 |
| 第1章 DDR存储器基本理论 |
| 1.1 DDR SDRAM简介 |
| 1.2 接口电路信号传输和噪声分析 |
| 第2章 SSTL接口电路标准与POD接口电路标准 |
| 2.1 SSTL接口电路标准 |
| 2.2 POD12 电平标准 |
| 2.3 ODT阻抗匹配技术 |
| 2.4 OCD阻抗匹配技术 |
| 第3章 支持兼容DDR3和DDR4 接口标准的高精度输出阻抗/片内终端阻抗匹配校准技术 |
| 3.1 阻抗校准方案设计 |
| 3.1.1 ODT阻抗校准 |
| 3.1.2 输出阻抗校准 |
| 3.2 基准电压产生电路 |
| 3.3 ZQ校准模块获取校准码的仿真 |
| 3.3.1 DDR3 模式 |
| 3.3.2 DDR4 模式 |
| 3.4 总结 |
| 第4章 输入I/O电路设计 |
| 4.1 输入接收器电路设计 |
| 4.1.1 DDR3 输入接收器 |
| 4.1.2 DDR4 输入接收器 |
| 4.2 ODT电路设计 |
| 4.3 输入I/O电路仿真 |
| 4.3.1 DDR3 模式 |
| 4.3.2 DDR4 模式 |
| 4.4 总结 |
| 第5章 输出I/O电路设计 |
| 5.1 电平转换电路 |
| 5.1.1 占空比调节电路 |
| 5.1.2 快速响应电路 |
| 5.2 输出缓冲器 |
| 5.3 输出阻抗匹配 |
| 5.4 输出I/O电路仿真 |
| 5.4.1 DDR3 模式 |
| 5.4.2 DDR4 模式 |
| 5.5 总结 |
| 第6章 总结与展望 |
| 6.1 结论 |
| 6.2 进一步工作的方向 |
| 致谢 |
| 参考文献 |
| 攻读学位期间发表的学术论文及参加科研情况 |
（6）面向集成电路IP的版权保护与认证技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 研究目的与意义 |
| 1.3 本文主要工作 |
| 1.4 论文的组织结构 |
| 第2章 集成电路芯核版权保护与认证技术 |
| 2.1 FPGA概述 |
| 2.2 芯核相关概念及特点 |
| 2.3 芯核面临的威胁及保护方法 |
| 2.3.1 芯核面临的主要威胁 |
| 2.3.2 常见的芯核保护方法 |
| 2.4 芯核版权水印与安全认证技术研究 |
| 2.4.1 基于FPGA的芯核水印技术 |
| 2.4.2 基于PUF的安全认证技术 |
| 2.5 本章小结 |
| 第3章 基于动态编码压缩模型的芯核水印方法 |
| 3.1 引言 |
| 3.2 相关工作及问题 |
| 3.3 动态编码压缩芯核水印方法 |
| 3.3.1 算法描述 |
| 3.3.2 FPGA水印原理 |
| 3.3.3 水印生成与嵌入算法 |
| 3.3.4 水印认证算法 |
| 3.4 实验结果与分析 |
| 3.4.1 硬件性能开销分析 |
| 3.4.2 水印嵌入容量分析 |
| 3.4.3 水印鲁棒性分析 |
| 3.5 本章小结 |
| 第4章 基于多层次差错控制编码模型的芯核水印方法 |
| 4.1 引言 |
| 4.2 相关工作及问题 |
| 4.3 预备知识 |
| 4.3.1 Blakley门限方案 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · |
| 4.3.2 RS编码技术 |
| 4.4 差错控制编码芯核水印方法 |
| 4.4.1 算法描述 |
| 4.4.2 水印生成及嵌入算法 |
| 4.4.3 水印提取与恢复算法 |
| 4.5 实验结果与分析 |
| 4.5.1 硬件性能开销分析 |
| 4.5.2 水印可信度分析 |
| 4.5.3 水印鲁棒性分析 |
| 4.6 本章小结 |
| 第5章 基于混淆编码技术的零知识水印盲检测方法 |
| 5.1 引言 |
| 5.2 相关工作及问题 |
| 5.2.1 零知识证明概述 |
| 5.2.2 零知识检测相关研究 |
| 5.2.3 问题的提出 |
| 5.3 零知识水印盲检测方法 |
| 5.3.1 算法描述 |
| 5.3.2 盲检测认证协议 |
| 5.3.3 协议实现 |
| 5.4 性能分析 |
| 5.4.1 基本属性分析 |
| 5.4.2 鲁棒性分析 |
| 5.4.3 复杂性分析 |
| 5.5 实验结果与分析 |
| 5.5.1 混淆鲁棒性 |
| 5.5.2 水印检测率 |
| 5.6 本章小结 |
| 第6章 基于PUF技术的芯核版权匿名认证方案 |
| 6.1 引言 |
| 6.2 相关工作及问题 |
| 6.2.1 PUF概述 |
| 6.2.2 PUF版权认证研究 |
| 6.2.3 问题的提出 |
| 6.3 基于PUF的版权认证模型 |
| 6.3.1 PUF电路结构模型 |
| 6.3.2 双PUF认证模型 |
| 6.4 芯核版权匿名认证方案实现 |
| 6.4.1 芯核交易的参与方 |
| 6.4.2 版权认证方案框架描述 |
| 6.4.3 协议的主要内容 |
| 6.5 性能分析 |
| 6.5.1 安全性分析 |
| 6.5.2 性能比较 |
| 6.6 实验结果与分析 |
| 6.6.1 资源消耗 |
| 6.6.2 性能测试 |
| 6.7 本章小结 |
| 结论 |
| 参考文献 |
| 附录A 攻读学位期间发表的主要论文 |
| 附录B 攻读学位期间主持和参与的科研项目 |
| 致谢 |
（7）基于IC电路版权保护的身份认证技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 研究目的与意义 |
| 1.3 本文主要工作 |
| 1.4 论文的组织结构 |
| 第二章 相关技术介绍 |
| 2.1 芯核电路保护技术 |
| 2.1.1 芯核电路概述 |
| 2.1.2 芯核水印技术 |
| 2.2 椭圆曲线密码编码学的相关理论 |
| 2.2.1 有限域 |
| 2.2.2 椭圆曲线ECC密码体制的数学基础 |
| 2.2.3 椭圆曲线上IP信息/认证原理 |
| 2.3 电路认证技术 |
| 2.4 FPGA平台设计 |
| 2.4.1 FPGA的结构 |
| 2.4.2 FPGA的特点 |
| 2.5 本章小结 |
| 第三章 基于非对称密钥模型的IP电路认证方法 |
| 3.1 引言 |
| 3.2 基于ECC模型的IP电路认证算法设计 |
| 3.2.1 基于ECC模型的交互协议 |
| 3.2.2 IP电路的嵌入过程 |
| 3.2.3 IP电路的提取过程 |
| 3.2.4 例子 |
| 3.3 实验结果与讨论 |
| 3.3.1 实验结果 |
| 3.3.2 嵌入容量和硬件开销分析 |
| 3.3.3 检测率分析 |
| 3.3.4 安全实验与分析 |
| 3.4 本章小结 |
| 第四章 一种基于Hausdorff距离的IP电路认证算法 |
| 4.1 Hausdorff距离认证模型 |
| 4.2 基于Hausdorff距离模型的芯核水印认证算法 |
| 4.2.1 位置的选择 |
| 4.2.2 位置特征的匹配 |
| 4.2.3 标识信息实时认证 |
| 4.3 实验结果及分析 |
| 4.3.1 稳定性能评估 |
| 4.3.2 抗攻击能力 |
| 4.3.3 相似性测试 |
| 4.3.4 性能开销 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 附录A (攻读学位期间获得的学术成果) |
| 附录B 攻读学位期间发表的论文与科研成果清单 |
| 致谢 |
（8）基于IEEE标准的SOC测试调度控制网络的研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 章节安排 |
| 第二章 IEEE标准简介 |
| 2.1 IEEE 1149.7标准 |
| 2.1.1 T0层级 |
| 2.1.2 T1层级 |
| 2.1.3 T2层级 |
| 2.1.4 T3层级 |
| 2.1.5 T4层级 |
| 2.1.6 T5层级 |
| 2.2 IEEE 1687标准 |
| 2.3 IEEE 1500标准 |
| 2.4 本章小结 |
| 第三章 测试调度控制网络设计方案 |
| 3.1 测试调度控制网络需求分析 |
| 3.2 测试调度控制网络设计方案 |
| 3.3 本章小结 |
| 第四章 功能模块设计 |
| 4.1 DFX控制器 |
| 4.2 CLTAPC控制器 |
| 4.3 HOST控制器 |
| 4.4 LVTAP控制器 |
| 4.5 WTAP控制器 |
| 4.6 TAP控制网络 |
| 4.7 SIB控制网络 |
| 4.8 本章小结 |
| 第五章 测试调度控制网络的仿真验证 |
| 5.1 测试点分析 |
| 5.2 测试平台搭建 |
| 5.3 仿真验证 |
| 5.3.1 TAP.1 |
| 5.3.2 CLTAPC_REG_ACC |
| 5.3.3 EMTAPC_REG_ACC |
| 5.3.4 CLTAPC_SELECT |
| 5.3.5 CLTAPC_REMOVE |
| 5.3.6 WTAP_NW |
| 5.3.7 SIB_NW |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（9）面向芯核电路版权保护的水印方法与盲检测技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 课题背景和意义 |
| 1.3 研究内容和本文的组织结构 |
| 第二章 相关研究工作 |
| 2.1 FPGA概述 |
| 2.1.1 FPGA内部结构 |
| 2.1.2 FPGA的基本开发流程 |
| 2.2 芯核水印版权保护技术 |
| 2.2.1 基于LUT的物理级芯核水印技术 |
| 2.2.2 基于FSM的行为级芯核水印技术 |
| 2.2.3 基于扫描链的芯核水印技术 |
| 2.3 数字芯核水印检测技术 |
| 2.3.1 零知识协议概述 |
| 2.3.2 基于零知识协议的芯核水印盲检测技术 |
| 2.4 芯核水印性能相关评估参数 |
| 2.5 本章小结 |
| 第三章 一种高聚合度的互映射芯核水印算法 |
| 3.1 问题描述 |
| 3.2 相关概念介绍 |
| 3.2.1 芯核水印技术 |
| 3.2.2 秘密分割原理概述 |
| 3.3 互映射FPGA芯核水印算法 |
| 3.3.1 互映射芯核水印算法模型 |
| 3.3.2 水印生成算法 |
| 3.3.3 水印嵌入算法 |
| 3.3.4 水印提取算法 |
| 3.3.5 水印重构算法 |
| 3.4 实验结果及分析 |
| 3.4.1 资源开销对比 |
| 3.4.2 重构能力评估 |
| 3.5 本章小结 |
| 第四章 基于模糊位置的芯核水印快速盲检测方案 |
| 4.1 问题描述 |
| 4.2 相关概念介绍 |
| 4.2.1 Kent混沌映射系统 |
| 4.2.2 模糊映射函数 |
| 4.3 芯核水印快速盲检测交互模型 |
| 4.4 芯核水印快速盲检测详细算法 |
| 4.4.1 初始化阶段 |
| 4.4.2 全局位置置乱阶段 |
| 4.4.3 模糊位置置乱阶段 |
| 4.4.4 水印质询阶段 |
| 4.5 安全性分析 |
| 4.5.1 重放攻击 |
| 4.5.2 位置置乱不可逆性分析 |
| 4.6 实验结果分析与比较 |
| 4.6.1 位置置换鲁棒性 |
| 4.6.2 位置置换复杂度 |
| 4.7 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 展望 |
| 参考文献 |
| 附录A （攻读学位期间发表论文目录） |
| 攻读学位期间发表的论文与科研成果清单 |
| 致谢 |
（10）“绑定中测试”影响下的3D芯片扫描链优化设计（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 研究目的和意义 |
| 1.3 国内外的研究现状 |
| 1.4 本课题研究内容和论文组织结构 |
| 第二章 3D芯片的相关介绍 |
| 2.1 三维集成电路简介 |
| 2.1.1 三维集成电路的集成工艺 |
| 2.1.2 三维集成电路的结构简介 |
| 2.1.3 三维集成电路面临的挑战 |
| 2.1.4 三维集成电路的测试流程 |
| 2.2 可测试性设计 |
| 2.2.1 基于扫描设计的结构化设计 |
| 2.2.2 基于BIST的可测试性设计 |
| 2.2.3 边界扫描测试技术 |
| 2.3 3D芯片的扫描链设计 |
| 2.3.1 芯片的3种扫描链设计方法 |
| 2.3.2 芯片的测试时间 |
| 2.3.3 3D芯片架构的TAM设计 |
| 第三章 故障覆盖率影响下的单次“绑定中测试”并行测试技术 |
| 3.1 概述 |
| 3.2 传统的扫描链均衡设计 |
| 3.3 故障覆盖率影响下的单次“绑定中测试”并行测试优化方法 |
| 3.3.1 故障覆盖率与输入测试向量数量之间的关系 |
| 3.3.2 故障覆盖率对多扫描链均衡设计的影响 |
| 3.3.3 基于贪心策略的“绑定中测试”并行测试区间优化算法 |
| 3.4 实验结果 |
| 3.5 结论 |
| 第四章 基于芯核分层布图的3D芯片扫描链协同优化设计 |
| 4.1 概述 |
| 4.2 本章动机 |
| 4.2.1 对“绑定前测试”时间的优化 |
| 4.2.2 对“绑定中测试”时间的优化 |
| 4.3 3D芯片测试架构的优化 |
| 4.3.1 问题描述 |
| 4.3.2 基于芯核分层布图的改进模拟退火算法 |
| 4.3.3 扫描链分配算法 |
| 4.4 实验结果 |
| 4.5 结论 |
| 第五章 总结和展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
四、集成电路与IP芯核（论文参考文献）
- [1]3D SoC测试时间优化方法研究[D]. 赵月. 哈尔滨师范大学, 2020(01)
- [2]IEEE1687标准在图像处理IP上的应用与优化[D]. 吴岛. 西安电子科技大学, 2020(05)
- [3]基于软件无线电的L频段收发前端设计[D]. 叶羿阳. 电子科技大学, 2019(04)
- [4]IP核设计版权保护的数字水印方法与实时检测技术研究[D]. 黄卫红. 湖南大学, 2020(08)
- [5]兼容DDR3和DDR4存储器标准的接口电路设计[D]. 刘紫璇. 辽宁大学, 2019(01)
- [6]面向集成电路IP的版权保护与认证技术研究[D]. 龙静. 湖南大学, 2018(06)
- [7]基于IC电路版权保护的身份认证技术研究[D]. 黄寅. 湖南科技大学, 2018(07)
- [8]基于IEEE标准的SOC测试调度控制网络的研究与实现[D]. 魏可望. 西安电子科技大学, 2018(02)
- [9]面向芯核电路版权保护的水印方法与盲检测技术研究[D]. 盛勇. 湖南科技大学, 2017(02)
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